1、第一种，串联端接，因为阻抗会随频率动态变化，难以达到阻抗匹配，所以缓冲器输出端可以省去电阻猾诮沓靥(R)。优势：低功耗解决方案（没有对地的吸电流）很容易计算R的值 R (Z0 – ZOU皈其拄攥T).弱点：上升/下降时间受RC电路的影响，增加抖动，只对低频信号有效。备注：CMOS驱动器；不适合高频时钟CMOS drivers信号；适合低频时钟信号和非常短的走线；
4、第四种，戴维宁端接CMOS优势：功耗实现合理的权衡取舍。弱点：单端时钟用两个器件。LVPECL弱点：差分输出逻辑用4个外部器件。备注：3.3V LVPECL驱动器广泛应用端接。
5、第四种的补充方案，交流端接CMOS优势：没有直流功耗。备注：为避免较高功耗，C应该很小，但孀晏弁钾也不能太小而导致吸电流。LVPECL优势：交流耦合允许调整偏置电压。避免电路两端之间的能量流动。弱点：交流耦合只推荐用于平衡信号（50%占空比的时钟信号）。备注：交流耦合电容的ESR值和容值应该很低。
